前言：因DDR在系统稳定性方面起着至关重要的作用，作为硬件设计人员在该问题上都会小心处理。在DDR设计时，IC方案厂家一般都会交代DDR部分必须完全参考demo的设计，不允许自行改动。在这样的环境背景下，DDR的设计也给人一种讳莫如深的印象。其实DDR设计本身并不神秘，本文将揭开DDR设计的神秘面纱，相信读者在读了此文之后，在今后的DDR设计中有所帮助。
一个项目开案后，一般都会拿到demo样机，参考设计资料。围绕DDR的设计，从原理图的角度讲并不需要修改，硬件连线本身比较简单，主IC+DDR颗粒+电阻电容就可以.将原理图copy过来一般都没问题。如果需要自己连线，就要仔细小心了，核对原理图必须一个一个pin来核对，最好将图纸打印出来核对才不容易出错。一个优秀的硬件工程师，靠的往往不是高智商，而是认真，耐心和勤勉。
如果不想自己的原理图设计得不明不白，想对DDR的原理有所了解，推荐文档《终级内存技术指南》，文章只介绍到DDR2，但是写得很详细，对理解DDR原理大有帮助。
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http://www.hwthinktank.com/download.aspx?tid=92
原理图设计OK之后，在进行PCB设计阶段，可以简单也可以复杂。简单的方法，按照平台厂家的参考设计来做，DDR部分的最小系统原封不动，照搬过来。这也是目前设计中比较通用的做法。这样做的优势不需要重新仿真，可以节约时间成本。但是即便是依样画葫芦，也有如下几点需要注意：
第一：在有空间的情况下，预留一个屏蔽罩的位置，把主芯片和DDR罩起来，为板子出来后可能出现EMI问题留一手。如图1所示的设计,如果方案厂家在EMI处理上不是很好的话就必须将屏蔽罩加上。加屏蔽罩还会对ESD问题有改善，这里不再详细叙述了。
图1
第二：在PCB设计时，把DDR处的过孔锁住，防止设计过程中出现掉过孔的情况。例如使用pads时，原理图和PCB同步，容易出现掉GND孔的问题。以pads为例子给出图解。将图2中的Glued和Stitching都勾选，这样同步就不会再掉GND过孔了。
图2
第三：各走线的参考平面一定要按照参考设计来。以四层板为例，L1为signal，L2为GND，L3为power，L4为signal。有些客户在做B平台设计时，会参考之前A平台的设计经验，自行修改层定义。实践案例中有遇到客户L3层走电源及其它信号走线外，并没有铺地，全部挖空了，导致系统不稳定。类似案例原理及分析会在硬件调试篇中再详细介绍。
第四，在发板时，PCB叠层一定要按照方案厂家的要求来做，这一点经常被忽略或者和别的方案混淆。这里简单介绍一下叠层相关知识。
图3
如图3中，最表层是绿油，厚度不用可以关注，阻抗计算时才可以用到；
表层铜箔层，厚度是H OZ，表示半盎司，厚度为0.69mil，这个厚度并不规范。正常情况下，表层的铜厚应该是1盎司，厚度大约为1.35mil，最终成品铜厚可能会到1.4mil~1.5mil。部分PCB厂家在设计人员未要求铜厚的情况下，可能会从成本考虑做成半盎司，最终成品铜厚做成1.2mil。从阻抗的角度来讲影响不是很大。下图是表层铜厚对阻抗的影响。如图4及图5对比值，在表层铜厚相差0.2mil情况下，阻抗相差1.5欧姆，影响不明显。
图4
图5
铜后对电源走线还有影响。大家应该都知道一个经验规律，就是1盎司的铜厚，40mil可以走1A的电流，这里需要注意，一般板厂内层的铜厚只有半盎司，因此内层的电源走线需要走宽一点。
表层铜厚标注是半盎司铜厚时，板厂实际铜厚做成了1.2mil，对阻抗影响并不大，那么为什么要特别提出来呢？因为硬件设计一旦成型，修改就不像软件那么轻易的可以迭代了。如果板厂实际铜后真的只有半盎司（0.69mil）的话，走线阻抗阻抗和PCB走线的耐流值都会出现偏差，成型后的产品真出了问题就有说不清谁的责任了。
DDR的设计在如果是照搬的话，还需要注意一点的是：保证叠层一致的前提下，所有DDR信号走线不要要求PCB厂家去做50欧姆阻抗控制，包括CLK及DQS信号。因为平台方案厂家的参考设计都是做过仿真，并在demo出来后做过测试验证，不需要去特意控制阻抗，保证在叠层一致即可。
DDR的PCB设计阶段还有一种情况就是部分实力雄厚的设计公司会自行对DDR进行修改设计。自行修改DDR走线有可能出于结构考虑，需要将最小系统做小。自行设计DDR部分走线需要了解一些规则，如等长，阻抗控制，包地，电源拓扑等。走线结束后是经历仿真--修改--再仿真直至仿真OK的循环。
